안산드레아스

간단히 APD에서 사용하는 용어를 이해하기 위해서는 아래 패키지 구조를 본다.

반도체칩에서 나온 포트를 을"Die pin"로 지칭.

그리고 패키지의 Port쪽으로 연결해주는 얇은 금속 wire를 "Wire Bond 또는 Bond Wire" 지칭

그리고 패키지쪽의 패드를 "Bond Finger"로 지칭

Allegro Package Designer (APD)에서 사용하는 Constraint Rule인 Assembly Rule이 있다.

해당 Rule을 켜는 방법은.

1. Setup - Constraints - Modes

2. Assembly 부분을 켜면 된다.

    2-1. 각종 룰 설명

        * Wire to Wire :

    기판 위 같은 면에 있는 두 Wire Bond사이 거리에 적용. 동일한 pin으로 뻗어있는 두 wire는 검사하지 않음

    3D 기준이 아닌 2D기준의 거리 검사

        * Wire to Wire end : 

    한 pin으로 2개의 wire bonding이 될 때, 첫번째로 배치된 wire의 끝점과 두번째로 배치될 wire의 끝점의 간격

        * Wire to pin : 

    Die pin과 bond wire간의 거리 측정. 

    2D의 간격을 측정하므로 wire bond의 높이는 무시한 값

        * Wire to bond finger: 

    bond wire와 인접한 주변 finger(노란색)과의 거리 측정. 

    2D의 간격을 측정하므로 wire bond의 높이는 무시한 값

        * Min. bonding wire length , Max. bonding wire length: 

    특정 net나 connect line 내에 속해 있는 bond wire의 최소, 최대 길이를 지정. Etch의 subclass에 연결되어있음.

    Property로는 "MIN_BOND_LENGTH" , "MAX_BOND_LENGTH" 사용하며, 이는 Board level에서 사용가능.

        * Wire to die edge angle: 

    Die에서 뻗어나온 Bond wire (시작점과 끝점)의 최대 각도를 지정.

    다이의 외곽선과 Bond wire가 Die pin으로 뻗어나온 각도를 계산

        * Bond Wire Diameter: 

    Bond wire의 필요한 최소한의 지름

        * Bond finger to Component: 

    동일 레벨 기판에 Bond finger 근처에 어떤 소자(다른 Die, 수동소자 등등)가 있을 때, 이 소자와의 최소한으로 유지해야 하는 거리

해당 Rule들을 모두 활성화 시킨 후 각각의 값들은 아래 Constraint Manager에서 넣을 수 있다.

 Physical Rule

 Spacing Rule

 Wire to Wire Spacing Rule (여기서 wire는 bond wire를 지칭)

1. Logic - Edit parts list

2. physical device 선택

3.원하는 bypass cap 선택  (아래 항목은 내장된 bypass cap 정보를 담은 text)

4. 해당 text정보가 들어오고, 나머지 아래 값들은 직접 추가한다.

5. 배치하기

(결과)

하나의 layer를 기준잡아 그와 인접한 다른 layer를 하나 선택해서 직관적으로 비교하는 기능이다.

컬러 설정으로 기준이 되는 레이어만 활성화.

기능으로는 AND, OR, XOR, ANDNOT 을 지원하여 이를 통해 비교한다.

layer는 아래와 같다.

이중 보라색 레이어를 기준으로 잡고 노란색 레이어를 숨긴 후, 보라색에만 초점을 맞춰서 비교한다.

0. 비교하기

1. AND 일때

자세히 보면 서로 겹치는 영역만 Shape이 생성되어 보여진다. 즉 서로 Cross 되는 부분만 골라서 표시해준다.

2. OR 일때

자세히 보면 서로 겹치을 포함한 두 레이어의 모든 영역에 Shape이 생성되어 보여진다. 즉 서로 Cross되는 영역 포함, 서로의 모든 영역을 골라서 표시해준다.

3. XOR 일때

겹치는 영역을 제외하고 표시, 두 레이어를 모두 표시

4. ANDNOT 일때

겹치는 영역을 제외하고, Destination layer만 표시

참고하면 좋은 자료

https://community.cadence.com/cadence_blogs_8/b/pkg/posts/see-the-differences-between-your-designs-visually-with-the-layer-compare-toolset-in-16-6-apd-and-sip-layout

OrCAD PCB 또는 Allegro PCB의 메뉴바를 만드는 방법은 아래 참고

https://ansan-survivor.tistory.com/385

Cadence Tool을 설치하면 기본적으로 아래 경로에 해당 메뉴들이 저장되어있다.

Allegro에서 사용되는 모든 창의 메뉴 옵션들이 저장되어 있는 공간이다.

17.2버전:

C:\Cadence\SPB_17.2\share\pcb\text\cuimenus

17.4버전:

C:\Cadence\SPB_17.4\share\pcb\text\cuimenus

위 포스팅 처럼 Allegro PCB의 메뉴를 변경하기 위해서는 Allegro.men 파일을 수정하면 되고,

Allegro Package는 apd.men 파일을 수정하면 된다. 

*그러나* apd.men 파일은 17.2버전에서는 메뉴가 잘 수정되었으나, 17.4버전에서는 들어먹질 않는다.

그 이유는 17.4버전에서는 icp.men 파일을 사용하기 때문이다.

따라서 17.4버전에서는 icp.men 파일을 수정하면 Allegro Package Designer Plus (APD+)의 메뉴가 변경된다.

(테스트) 아래 3줄을 지워본다.

(결과) 3줄을 지우면 위 메뉴가 사라진다.  (프로그램을 껐다가 다시켜야 적용)

메뉴를 추가 수정하는 방법은 Allegro PCB와 동일하니 아래 포스팅을 참고한다.

https://ansan-survivor.tistory.com/385

Die와 BGA를 잇는 Net를 수동으로 부여하는 방법이 있지만, 일일이 전부다 하기에 시간이 많이 소요될 수 있다. Allegro Package Designer에서는 가장 근접 또는 Rule에 기반한 Net 부여를 자동으로 해주는 기능이 있다. 또 필요에 따라 중요한 신호선들은 수동으로 미리 Net를 부여하고, 그외 나머지 Net를 자동으로 부여할 수 있다.

BGA와 Die의 네트 수동으로 할당하는 방법은 아래 참고

ansan-survivor.tistory.com/622

1. Logic - Auto Assign Net

2. 옵션선택

    - Net reassignment allowed

        만약 기존 수동으로 생성한 Net가 있을경우, 해당 net를 보호하기 위해 체크해제

    - Create nets for unassinged pins

        Net할당이 없는 dummy pin에도 임의로 net할당

3. 창이 띄워져 있는 상태로 Die를 드레그하여 먼저 선택한다. (198개의 Die가 선택되었다고 나온다)

4. 창이 띄워져있는 상태로 전체 BGA를 드레그한다.

   그러면 Die를 제외한 나머지 BGA가 선택된다. 알고리즘은 Nearest Match (가장 가까운 거리 매칭)

   Assign을 누른다.

(결과) 해당 네트들이 알고리즘에 맞게 자동으로 할당 되었다.

Die에 할당된 net를 BGA로 보내는 방법이다.

1. Logic - Assign Net

2. Die핀 클릭 -> BGA핀 클릭

3. (다른 핀도 부여하려면) 마우스우클릭 - Next

4. Die핀 클릭 -> BGA핀 클릭

5. 다 되면, 마우스우클릭 - Done

(결과)

아래는 BGA핀에 net부여하는 방법

ansan-survivor.tistory.com/607

아래와 같은 text파일이 있을때 해당 text파일으로 Allegro Package에 네트를 부여할 수 있다.

구분자(delimeter)는 탭키, 스페이스바, 세미클론, 콤마 등 원하는데로 부여하고 Tool에서 설정만 하면 된다.

1. File - Import - Netlist-In Wizard

2. 구분자가 Tab인지 Space인지 모르므로 둘다 체크

3. 해당 text를 표로 display 해준다. 무시할 행은 Ignore Row를 체크한다. 세로 줄을 무시하려면 오른쪽 마우스 클릭 - Ignore로 한다.

4. 이제 해당 필요한 Title을 직접 넣는다. Title은 마우스 우클릭하면 이름이 나오는데, 해당 Title중에서 선택해서 넣는다.

5.

(결과) Net가 Die와 BGA에 부여가 되었다.

    자세히 보면 표에 나와있듯이, D2 Die의 7번핀이 BGA의 B10 핀과 함께 "VPD_SET" 네트가 부여되었다.

<< 할당된 네트 제거하기 >>

아래 BGA핀을 보면 POWER와 GROUND만 부여되어 있다. 이 부분의 할당된 Net를 해제해본다.

1. Logic - Deassign Net

2. Pin을 클릭 하면 해당 Net가 dummy net으로 변한다. (한개씩 해제)

3. 드레그 하면 모든 Net가 dummy net으로 변한다. (동시에 해제)

<< 네트 부여하기 >>

1. Logic - Assign Net

2. 옵션탭 Re-assign pin allowed 활성화

3. Assign 하고자 하는 Net를 지닌 핀 선택 (여기서는 Ground 네트 핀을 선택했다)

4. dummy핀 클릭 또는 드레그

    (단일 핀 클릭했을 때)

    (드레그 했을 때)