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임피던스를 고려한 Constraint Manager Rule설정에 대한 자세한 방법은 아래 포스팅을 참고한다.

ansan-survivor.tistory.com/490

 

[PCB Editor] OrCAD PCB / Allegro PCB 임피던스 자동 계산 배선, OrCAD PCB Impedance routing (라우팅)

이 기능은 Constraint Manager의 Electrical Rule과 Physical Rule 둘 다 가능하다. Physical Rule 을 이용할 땐 모든 OrCAD 라이센스에서 이용 가능하다. 그러나 Electrical Rule을 이용하면 OrCAD PCB Professio..

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이 기능은 Allegro High Speed Option이 있어야 가능하다. (Vision Manager기능 만)

이 포스팅은 간단하게 Imedance 값에 관한 Rule을 만들고 Vision Manager를 이용해 시각적으로 쉽게 볼 수 있도록 한다. 

1. Constraint Manager에서 원하는 Net의 임피던스값을 설정한다. (Target Impedance를 모두 50옴으로 설정)

2. Analysis Mode의 Impedance활성화

그럼 임피던스가 50값이 아니므로 빨간색으로 보인다. (Rule위반)

3. Vision Manager 활성화

View - Vision Manager
메뉴를 활성화하면 오른쪽과 같은 옵션이 생성된다.

4. Vision Manager 적용

modify selection을 누르고
Impedance Rule을 지정한 부분에 드레그를 한다.
그럼 DRC에러가 발생한 net만 빨간색으로 하이라이트가생긴다. (Rule = 50옴, 실제 = 90옴이므로)

(테스트) 두께를 키워 임피던스값을 45옴으로 내리면, 해당부가 50옴 이하이므로, 파란색으로 표시된다.

(테스트) 두께를 키워 임피던스값을 50옴으로 맞추면,Rule에 적합함으로 초록색으로 표시된다.

 

옵션에 보면,

파란색 : Rule보다 값이 적을때

초록색 : Rule을 만족할 때

빨간색 : Rule보다 값이 클 때

<< Vision Manager로 배선 (Routing) >>

ansan-survivor.tistory.com/503

 

[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Route(배선) 하기

이 기능은 배선(Routing)시 시각적으로 도움을 주어 라우팅을 진행할 때 올바르게 되었는지 알려주는 기능을 제공한다. 또는 배선을 다 완료하고나서 어느 부분이 잘못 되었는지 시각적으로 확인

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<< Vision Manager로 부품 배치 (Placement) >>

ansan-survivor.tistory.com/502

 

[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Placement(부품 배치) 하기

DDR을 설계시 부품을 배치하는 것도 중요하다. 사전에 잘 배치를 해야 나중에 배선할 때 여러번 수정하는 고된작업을 예방할 수 있다. OrCAD PCB에서는 Rule을 미리 주고, 배치할 때 해당 범위내에 들

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<< Vision Manager로 리턴패스 Rule 시각화 (Return Path Rule) >>

ansan-survivor.tistory.com/208

 

[PCB Editor] Allegro PCB Designer, High speed option 비전매니저로 Return Path DRC 찾아내기

아래 작업은 이전포스팅의 Return Path를 바탕으로 만들어서 Vision Manager를 적용해보았다. https://ansan-survivor.tistory.com/207 [PCB Editor] Allegro PCB Editor High speed Option, Return path Constrai..

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<< Vision Manager로 IR Drop 시뮬레이션 시각적 분석 >>

https://ansan-survivor.tistory.com/1032

 

[PCB Editor] <Vision Manager> OrCAD / Allegro PCB 비전매니저 IR Drop 시뮬레이션 시각적 분석

이 옵션을 사용하기 위해서는 아래와 같은 조건이 만족해야 한다. 1. Allegro PCB Designer High Speed 옵션 또는 Allegro Venture 라이센스 필요 2. Sigrity Clarity 가 설치되어 있고 라이센스를 보유해야 함 I..

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이 기능은 배선(Routing)시 시각적으로 도움을 주어 라우팅을 진행할 때 올바르게 되었는지 알려주는 기능을 제공한다. 또는 배선을 다 완료하고나서 어느 부분이 잘못 되었는지 시각적으로 확인하는 기능이다. 그러나 이왕이면 기능을 켜놓고 배선을 해서 사전에 알맞게하면 배선완료 후 일을 두 번 할 필요가 없어진다.

(단, DRC는 아니므로 강제성은 없다)

 

이 기능은 OrCAD 17.2버전 이상 라이센스 OrCAD Professional 이상에서 제공된다. (Allegro PCB 가능)

 

 

1. Vision Manager 실행하기

     View - Vision Manager

     (Legacy모드가 아닐경우, Display - Vision Manager)

      그러면 우측탭에 Visions 탭이 생성된다.

2. Display색상지정, Configure 지정

     총 9개의 Config가 있으며, 체크박스를 누를시 활성화 된다. 설명과 Preview가 있으니 읽어보고 사용하면 된다.

체크박스를 활성화 하면, Vision탭에 해당 옵션이 생성된다.

 

 

3. Configuration별 확인

    3-1. Parallel Gap Less Than Preferred (평행한 두 Trace간의 거리)

간격이 설정한 0.2보다 간격이 커야한다.
0.1mm만큼 위로 올리면 해결된다.

       Viewlog를 누르면, 문제가 있는 부분에 대한 좌표와 이름이 표시되고, 해당칸을 더블클릭하면 화면이 이동한다.

        Dynamic log를 활성화 하면, Vision Report창이 실시간으로 변경되며,

        Log Current View Only는 현재 창에 있는 요소만 표시되도록 한다.

        Ignore Segs in Pads는 Pad내에 있는 요소는 무시

 

 

    3-2. Non-Optimized Segs

        Trace가 Channel(Pad나 Via 간격) 사이에 최적(중앙, 동일간격) 위치에 들어가는지 확인

         (이러한 설계가 Signal Integerity에 이점이 있음)

        

        

위 pad와 line을 보면 치우쳐있지만, 아래는 동일간격으로 배치되어있다.

               Channel(Pin사이)에 지나가는 Trace를 자세히 보면 치우쳐 있다. (빨간색으로 표시)

      이 기능은 아래 포스팅을 참고한다.

ansan-survivor.tistory.com/508             

 

[PCB Editor] OrCAD PCB / Allegro PCB Pin(핀)사이 Trace 중앙으로 배치, Via(비아)사이 Trace 중앙으로 배치. (Ro

고속신호 PCB를 설계한다면, Signal Integrity(SI)관점에서 Channel를 지나가는 Trace의 Gap을 알맞게 하는 것이 중요하다. 이 기능을 OrCAD / Allegro PCB에서 지원한다. (Channel : Pin과 Via의 사이) 또한 이..

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    3-3. Uncoupled Diff-Pair Segs (Differential Pair 에서 Coupling이 되어있지 않은 부분 표시)

Ignore uncoupling at Gathers 옵션을 선택하면, Pad에서 나오는 Gather부분을 무시할 수 있다.
마찬가지로 체크박스로 Vision Report사용 가능

 

    3-4. Non-ideal Pad Entry (pad와 trace의 진입각이 올바르지 않을 때)

pad로 진입각을 길게 수정

    3-5.  90 Degree Corners (Trace의 모서리 꺾인각이 90도 일 때)

 

    3-6. Min Miter/Corner Size (Trace Corner의 최소 꺾인각)

        Width의 몇배까지 허용할지 선택

 

    3-7. Min Seg/Arc Length (Trace의 Segment에서 매끄럽지 않은 부분의 최소 허용치)

        최소 허용치를 지정하여 수정

최소허용치를 낮춤
허용치는 그대로, Trace를 위로 올려서 매끄럽게 변경

    3-8. Min Arc Radius (모서리 Arc의 최소 각)

 

    3-9. Non Arc Corners (코너부가 Arc가 아닌 경우)

Arc로 부드럽게 연결되어 있지 않음
Arc로 부드럽게 연결하여 해결

(아래 영상 참고)

www.youtube.com/watch?v=Q3sVlLhldss

 

 

 

<< Vision Manager로 부품 배치 (Placement) >>

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[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Placement(부품 배치) 하기

DDR을 설계시 부품을 배치하는 것도 중요하다. 사전에 잘 배치를 해야 나중에 배선할 때 여러번 수정하는 고된작업을 예방할 수 있다. OrCAD PCB에서는 Rule을 미리 주고, 배치할 때 해당 범위내에 들

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<< Vision Manager로 리턴패스 Rule 시각화 (Return Path Rule) >>

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[PCB Editor] Allegro PCB Designer, High speed option 비전매니저로 Return Path DRC 찾아내기

아래 작업은 이전포스팅의 Return Path를 바탕으로 만들어서 Vision Manager를 적용해보았다. https://ansan-survivor.tistory.com/207 [PCB Editor] Allegro PCB Editor High speed Option, Return path Constrai..

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<< Vision Manager로 임피던스 Rule 시각화 (Impedance Rule) >>

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[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Impedance (임피던스) DRC 시각적으로

임피던스를 고려한 Constraint Manager Rule설정에 대한 자세한 방법은 아래 포스팅을 참고한다. ansan-survivor.tistory.com/490 [PCB Editor] OrCAD PCB / Allegro PCB 임피던스 자동 계산 배선, OrCAD PCB Impe..

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<< Vision Manager로 IR Drop 시뮬레이션 시각적 분석 >>

https://ansan-survivor.tistory.com/1032

 

[PCB Editor] <Vision Manager> OrCAD / Allegro PCB 비전매니저 IR Drop 시뮬레이션 시각적 분석

이 옵션을 사용하기 위해서는 아래와 같은 조건이 만족해야 한다. 1. Allegro PCB Designer High Speed 옵션 또는 Allegro Venture 라이센스 필요 2. Sigrity Clarity 가 설치되어 있고 라이센스를 보유해야 함 I..

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DDR을 설계시 부품을 배치하는 것도 중요하다. 사전에 잘 배치를 해야 나중에 배선할 때 여러번 수정하는 고된작업을 예방할 수 있다. OrCAD PCB에서는 Rule을 미리 주고, 배치할 때 해당 범위내에 들어오는지 vision으로 알려주는 기능을 제공한다. 이 기능을 사전에 배치를 잘 하도록 도와주는 기능이다.

이 기능은 OrCAD 17.2버전 이상 라이센스 OrCAD Professional 이상에서 제공된다. (Allegro PCB 가능)

 

 

1. Vision Manager 실행하기

     View - Vision Manager

     (Legacy모드가 아닐경우, Display - Vision Manager)

      그러면 우측탭에 Visions 탭이 생성된다.

2. Electrical Mode 활성화 하기

     Setup - Constraints - Modes

해당 모드를 켜야 작동한다.

 

3. Rule적용시키기

      Setup - Constraints - Electrical

     DDR 버스만 Class로 묶어서 아래와 같이 최소길이와 최대길이를 제한했다. (11mm ~ 23mm 이내로 배선)

     (Mode가 활성화 되지 않으면 노란색으로 들어올 것이다)

4. Vision Manager를 켜고 배치하기

(참고, 잘 모르겠으면 ?를 눌러서 그림과 함께 설명을 본다)

4. Vision Manager로 부품 배치

        Setup - Application Mode - Placement Ediot (부품 배치 모드)

배치 모드를 켜야 사용가능하다

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      (결과)

          배치 시 거리가 불만족일때 빨강색

          배치 시 거리가 만족일때 초록색

          Driver와 Receiver와 관계없는 Rats선은 노랑색

만족이 안될 때
만족될 때

(영상클립)

 

 

 

 

 

아래 영상을 참고했다.

www.youtube.com/watch?v=-RQW81uW28A

 

<< Vision Manager로 배선 (Routing) >>

ansan-survivor.tistory.com/503

 

[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Route(배선) 하기

이 기능은 배선(Routing)시 시각적으로 도움을 주어 라우팅을 진행할 때 올바르게 되었는지 알려주는 기능을 제공한다. 또는 배선을 다 완료하고나서 어느 부분이 잘못 되었는지 시각적으로 확인

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<< Vision Manager로 리턴패스 Rule 시각화 (Return Path Rule) >>

ansan-survivor.tistory.com/208

 

[PCB Editor] Allegro PCB Designer, High speed option 비전매니저로 Return Path DRC 찾아내기

아래 작업은 이전포스팅의 Return Path를 바탕으로 만들어서 Vision Manager를 적용해보았다. https://ansan-survivor.tistory.com/207 [PCB Editor] Allegro PCB Editor High speed Option, Return path Constrai..

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<< Vision Manager로 임피던스 Rule 시각화 (Impedance Rule) >>

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[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Impedance (임피던스) DRC 시각적으로

임피던스를 고려한 Constraint Manager Rule설정에 대한 자세한 방법은 아래 포스팅을 참고한다. ansan-survivor.tistory.com/490 [PCB Editor] OrCAD PCB / Allegro PCB 임피던스 자동 계산 배선, OrCAD PCB Impe..

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<< Vision Manager로 IR Drop 시뮬레이션 시각적 분석 >>

https://ansan-survivor.tistory.com/1032

 

[PCB Editor] <Vision Manager> OrCAD / Allegro PCB 비전매니저 IR Drop 시뮬레이션 시각적 분석

이 옵션을 사용하기 위해서는 아래와 같은 조건이 만족해야 한다. 1. Allegro PCB Designer High Speed 옵션 또는 Allegro Venture 라이센스 필요 2. Sigrity Clarity 가 설치되어 있고 라이센스를 보유해야 함 I..

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이 기능은 고속 PCB설계 시 특정 Net를 보호하거나 EMI / EMC관점에서 설계할 때 필요하다.

자세한 내용은 아래에 정리 했었다.

ansan-survivor.tistory.com/107

 

고속신호 PCB 설계시 via에 관하여.

1. Faraday Cage (페러데이 새장) PCB를 보면 아래와 같은 기판을 본적이 있을 것이다. 외곽선을 따라 via홀이 쭉 뚫려 있는 것이다. 저렇게 외곽을 따라 via를 일정한 간격으로 뚫어놓은 이유는 아래와

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이 기능은 라이센스 OrCAD PCB Professinal 이상에서 사용 가능하다.

실제 OrCAD PCB에서 Via Array를 어떻게 사용하는지 테스트 한다.

 

 

1. Place - Via Array

위와 같은 옵션이 활성화 된다.

                    Via Array 배치, 삭제, 업데이트 및 배치 전 Preview로 볼지, DRC마커 생성할지 설정한다.

2. 어떤 Net에 할지 설정, Padstack 의 패드 선택

3. Array Parameter 설정. 각 Type을 설정하면 Preview가 나와서 직관적이다.

 

4. Via Array 배치하기

    (필요에 따라 FindFilter를 먼저 설정한다)

    4-1. Faraday Cage 패러데이 케이지 Via array (외곽선을 따라 via배치)

A가 - 이면 외곽선 기준 배치 방향이 내부 방향, +이면 외부 방향이 된다.
왼쪽 마우스로 배경을 클릭하면, DRC 위반을 제외하고 Via가 배치된다.
외곽선을 따라 Via가 쭉 배치된 것을 볼 수 있다.
다 되면, 마우스우클릭 - Done

    4-2. Trace를 따라서 양 사이드로 배치

Enable extending cline을 안하면, 해당 보이는 Trace에만 적용된다.
Enable extending cline을 체크 하면, 해당 net에 적용된다.
DRC에 위배사항을 피하고 자동으로 배치되었다.

    4-2. 필요 구간에만 배치할 때

Pin으로 부터 마우스 드레그를 한 만큼 배치가 된다.

 

 

 

 

 

 

 

 

 

아래영상을 참고했다.

(옛날 버전, 최신 버전)

www.youtube.com/watch?v=1mIMIcA54Wg

www.youtube.com/watch?v=cKTAaAzZB9M

 

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고속 신호의 PCB에서 도선간의 간섭 현상 Coupling을 고려하여 설계하기 위해 OrCAD PCB에서는 Coupling 분석을 시각화 하여 제공한다. (Coupling에 관해서는 아래 나와있다)

www.rfdh.com/bas_rf/begin/coupler.php3

 

RF 회로개념 잡기 - PART 8 ▶ Coupler / Divider / Combiner

필터 못지 않게 RF 오만군데서 사용되는 수동소자가 바로 커플러입니다. 왠지 쉬운 거 같으면서도 은근히 알딸딸~한 개념들로 포장된 커플러.. 또한 coupler와 비슷한거 같은데 뭔가 다른거 같기도

www.rfdh.com

이 옵션은 17.2버전 이상 OrCAD Professional, Allegro PCB 이상의 라이센스에서 사용가능하다.

 

1. Analye - Workflow Manager

    Coupling Workflow로 변경해준다.

2. Coupling 분석할 Net선택

필터기능을 이용해 Data 버스를 한번에 오른쪽으로 옮겼다.
완료하면 V가 생긴다.

3. Analysis Option 선택, 필요 값 입력

4. Start Analysis 클릭

분석 시작, 끝나면 V자로 표시

5. Coupling Vision으로 보기

    어느 부분에 Coupling이 얼만큼 발생하는지 색상으로 확인 가능하다.

6. Table로 확인

    Table으로 어느 부분의 Coupling이 크게 발생했는지 확인하가능하며, 위부분에서 net를 선택하고 segment를 더블클릭하면 해당 부분이 하이라이트가 되며 화면이 이동한다.

 

(해당 부분 수정하여 다시 시뮬레이션)

해당 Trace의 위치를 옮겨준다.
다시 Start Analysis
기존 결과를 덮어쓰기

또는 시뮬레이션 결과 파일을 그냥 불러와서 사용

 

 

(결과) 해당 Trace의 Coupling 계수가 낮아졌고, 색상도 초록색으로 변경되었다.

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아래영상을 참고했다.

www.youtube.com/watch?v=uEmVCmA2cao

 

 

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이 옵션은 17.2버전 이상OrCAD Professional, Allegro PCB 이상의 라이센스에서 사용가능하다.

 

1. Analye - Workflow Manager

        그러면 이러한 옵션창이 새로 추가된다. Floting 하게 쓸 수 있고, 아니면 Docking하게 쓸 수 있다.

2. Impedance를 보고자 하는 Net를 선택

보고자 하는 Net를 드레그하면 자동으로 들어가진다. 그리고 OK누른다.

 

3. Start Analysis 클릭

        완료되면 V마크가 생성된다.

4.  Impedance Vision을 누르면 실제 계산된 임피던스를 색상으로 확인 가능하다.

5. Impedance Table을 누르면 자세히 확인할 수 있다.

해당 net클릭하면 segment별로 나오는데 누르면 그부분이 하이라이트 되며 화면이 이동한다.

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(옵션) Analysis Options Detect and model the coplanar trace 옵션이 있다.

         분석하고자 하는 trace가 coplanar trace일 경우 체크하면 된다.

(coplanar trace란?)

출처: https://blog.upverter.com/2019/10/15/when-to-use-coplanar-waveguide-routing-for-hf-boards/

blog.upverter.com/2019/10/15/when-to-use-coplanar-waveguide-routing-for-hf-boards/

 

When to Use Coplanar Waveguide Routing for HF Boards

Get Started with Altium Upverter, Sign Up Now. Radar systems, wireless systems, high frequency analog systems…all of these need to include measures to ensure signal integrity. With many high …

blog.upverter.com

 

 

(아래 영상 참고)

www.youtube.com/watch?v=S0qWwkcw89Q

 

www.youtube.com/watch?v=Rrsk8iB8Gkw

 

 

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흔히 버전컨트롤은 코딩에서 많이 사용되지만, 최신버전인 17.4버전에서는 설계의 버전컨트롤을 지원하고 있다.

17.4 버전에서는 Pulse라는 서버를 Cadence에서 운용하여 효율적인 Database관리를 도와준다.

이 옵션은 Allegro Designer 이상의 라이센스에서 가능하다. (OrCAD라이센스 사용 불가)

 

Pulse서버 활성화는 아래와 같이 한다.

 

1. setup - user preference

2. File_management - Pulse - allegro _pulse_enable

Hotfix에서 File_Management - Pulse에 메뉴가 추가되었다. (영상에서는 unsupported로 되어있지만)

 

 

위 세팅이 완료되면, PCB Designer를 껐다가 켜야 적용된다. 그러면 우측 하단에 Pulse가 실행됨을 알 수 있다.

Pulse에 Manage를 선택하면, 현재 Pulse서버에 대해 설정할 수 있다.

* Pulse데이터가 로컬에 저장되는 경로

 

 

 

버전컨트롤 관련 PDF 메뉴얼은 아래 pdf 참고.

version_control.pdf
0.43MB

버전컨트롤 모드가 활성화 되면 File 아래 CommitVersion Control 이 생성된다.

 

=====================

<버전컨트롤 하는법>

 

1. 버전 기록하고자 하는 부분을 배선 배치 (수정)

2. File - Commit

3. 해당 버전의 commit 입력과 테그 입력

    (알아두기) major를 택하면 앞의 주요 수가 변하고, Minor를 택하면 소수점 단위가 변함

 

4. 해당 최초 버전을 확인

    현재 생성되어있는 필름에 대한 모든 정보가 PDF로 버전이 컨트롤 되어있음을 알 수 있다. (최초 버전 1.0)

 

5. 새로운 수정 후 버전컨트롤

Flex zone부분의 라우팅을 추가

 

6. 새로운 commit 추가

 

7. 새롭게 추가된 버전 확인.

 

* 이전 버전에서 실행시키기. (기존의 버전에서 마우스우클릭 - Open Version하면 이전에 작업했던 버전에서 다시 시작할 수 있다.)

 

 

 

 

 

 

(아래 영상 참고)

www.youtube.com/watch?v=C23PjY90fjM

https://www.youtube.com/watch?v=tqHjuAFQKjQ 

 

 

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어떤 완성된 Board파일(.brd)이 있다면, 이 보드파일이 갖고있는 Netlist정보, Footprint나 pad 등 정보를 추출할 수 있다.

만약 누군가로부터 PCB파일을 받았다고 치면, ( .brd )밖에 없다. 아무런 정보도 없으나 해당 파일은 OrCAD PCB Editor로 열리게 된다. 즉 ( .brd )파일에는 해당 관련 정보들이 다 db로 내포되어 있다는 것이다.

그러면 여기서 Netlist와  사용된 footprint 및 pad를 뽑아본다.

.brd 파일 밖에 없다.

 

<Netlist 추출하기>

 

1. File - Export - Netlist w/Properties

2. 파일명 입력, 경로설정, 저장 (바탕화면에 했다)

    열어보면 Netlist정보가 들어있다.

 

<Footprint, Pad 파일 추출하기>

 

1. File - Export - Linraries

2. Package symbols ( .psm, .dra 파일) , padstacks ( .pad 파일) 선택 후 경로선택 - Export

   ( 경로 ./lib 의미는 현재경로에서 lib폴더 이다. (상대경로))

(결과) lib폴더 내 Footprint와 pad정보들이 생성되었다.

 

 

 

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