안산드레아스

https://resources.orcad.com/all-videos/orcad-symbol-editor

위 사이트를 참고하여 만들었다.

1. New - Library

2. New Part 생성

3. 심볼 만들기

    3-1. 단일 심볼 (Homogeneous)

          1) 사용자정의 이름 지정

          2) 참조번호지정

          3) Footprint 이름 설정

    3-2. 분할 심볼 (Heterogeneous)

          1) 사용자정의 이름 지정

          2) 참조번호지정

          3) Footprint 이름 설정

          4) 체크

          5) 몇개로 분할할지 설정 (A, B, C... 으로 섹션이 나뉨)

섹션추가를 원할경우 오른쪽의 Package Properties의 Section Count숫자를 늘려준다.

OrCAD 16.6 버전에는 아래 해당 탭이 생기지 않는다!

고로 View - Next Part 메뉴를 클릭하여 A,B,C,D... 등 파트를 선택해야 한다.

4. 심볼 그리기

5. 핀 넣기

또한 A에서 만든 심볼을 B에 넣기 위해 복사가 가능하다 Ctrl + C

6. 배치하기

3개중에 아무거나 눌러도 같은 속성 Property 창이 열린다.

<그림 이미지 심볼 배치하기>

(VCC, GND, Port, Off-page 등 심볼을 만드는 방법은 아래 참고)

https://ansan-survivor.tistory.com/1023

Cadence Allegro PCB 기능중에 "Miniaturization" 이라는 기능이 있다.

* OrCAD PCB Standard, Professional에는 이 옵션에는 없다. 오직 Allegro PCB Editor를 구매해야 이 옵션 추가구매가 가능하다.

Cadence tool 구매처에 문의하여 구매해야 한다.

이 포스팅은 해당 기능을 사용하는 방법에 대한 포스팅이다.

이 옵션에는 크게 HDI PCB 설계, Embedded Component 설계 로 구분할 수 있다.

* HDI (High Density Interconnect) PCB  : 고밀도 집적 PCB 설계.

* Embedded Component : 말 그대로  PCB내부 layer에 IC칩 또는 수동소자를 넣어 집적도를 높인다.

이러한 설계의 장점으로는, (https://www.pcbnet.com/blog/hdi-pcb-advantages-and-applications/)

 - 제품의 크기를 획기적으로 줄여줌 (layer감소시킴)

 - 전체 크기가 줄어들기 때문에 재료 원가가 줄어듦

 - IC사이 선로(transmission line)가 더 가까워짐으로 고속 신호전송에 유리

 - BGA설계시 매우 유리 (공간활용 극대화)

 ...등등 위 링크 참고

크게 2가지의 기능이 있다.

1. Microvia (Via크기가 6mil = 0.152mm = 152um 이하) 를 활용한 layer 내 고밀도 패턴 설계

2. Embedded Component를 활용한 layer 내부에 칩 및 소자 배치

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Microvia 만들기

1. padstack을 이용해 다음과 같이 진행.

2. Allegro PCB Editor에서 내가 만든 Microvia 등록시키기.

3. CM Rule (Constraint Management 에서 Via사용)

(1) Physical Rule에서 DEFAULT의 VIA를 클릭.

(2) 필터창에 내가 아까 정의한 Microvia이름을 찾음.

(3) 찾은 Microvia를 더블클릭하여 오른쪽으로 이동

(4) Up, Down 버튼눌러서 via순서를 정하고, OK누르기

4. via 사용하기

(추가) Line Fattening

이 기능은 기존 OrCAD PCB에도 있는 기능이다. 내부의 Line두께를 변화 시켜줌.

======================

Embedded Component

1. Layer  설정.

2. DRC Rule 설정.

3. Quckplace를 이용한 배치

4. 아래와 같이 배치, Layer가 다름으로 색상이 다르다.

5. Cavity 색상을 활성화하여 어느 부분이 빈공간인지 확인

6. 범위 지정하여 Cavity로 설정하기.

1. 메뉴바 - Options - Prefereces

2. Dark를 White 변경

3. 확인(OK) 누르고 재시작

Board에 package(symbol) 배치를 끝내고 Routing, 배선작업을 시작할 때 복잡할 경우 이 기능이 유용하다.

먼저 Find 필터기능을 통해 선택하고자 하는 부분을 지정한다. (필자의 경우 pin에 지정한다)

단일 Pin에 지정할 경우,

=========== 16.6 버전, 17.2버전===============

1. 해당 Pin 선택 - 마우스 우클릭 - assign color - 색지정

        또는 Display - Assign Color

2. 해당 핀 선택 - 아이콘 클릭 - 색지정

3. 단일 Pin 색상부여 해제하기

    (만약 해제가 안될 때)

    Display - Dehighlight 하면, 오른쪽 Option창이 활성화 된다.

    Retain objects custom color 를 해제 시키고 하면 된다.

=========== 17.4버전===============

1. 해당 Pin 선택 - 마우스 우클릭 - assign color - 색지정

2. 해당 핀 선택 - 아이콘 클릭 - 색지정

3. 단일 Pin 색상부여 해제하기 

전체 Net에 적용할 경우 (예 VCC / GND)

아마 이 기능이 더 유용할 것이다.

1. <아이콘 클릭> or <Setup - Colors> or <Ctrl + F5>

2.  Nets 텝클릭 - Net 선택 - 원하는 Net 선택(옵션) - 색상선택(옵션) - Apply 적용

OrCAD PCB Shape (plane)에 Void(빈공간) 넣기

1. 모든 Shape 수정은 Shape Edit 모드로 한다. Shape 모드로 바꾸는 방법은 2가지가 있다.

2. Find 옵션에 Shapes를 체크하여 활성화 한다 (Shape만 선택 가능하도록)

3. 선택하여 하이라이트

4. 우클릭 - Add void - Rectangle (사각 모양으로 void생성하기 위해)

5. 드레그 하여 void만들기

    6. 만약 void가 생기지 않는다면 그래픽을 업데이트 시켜준다.

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<두번째 방법>

1. Shape - Manual Void/Cavity - Rectangle

2. Void를 만들고자 하는 Shape 선택 - 마우스 드레그로 void만들기 (Rectangle 그리기)

3. 마우스우클릭 - Done

기존의 void를 편집하는 방법은 아래 참고.

https://ansan-survivor.tistory.com/475

 * OrCAD Capture에서 동기화

Cadence OrCAD Capture와 PCB의 17.4 버전이 출시되면서 새로운 기능이 추가되었다.

이전의 16.6과 17.2버전에서는 Capture에서 도면을 수정하고 Netlist를 뽑으면 PCB Editor를 껐다가 켜는 번거로움이 있었지만, 17.4버전에서는 그자리에서 바로 동기화 시킬 수 있는 기능이 추가되었다.

사용 방법은 2가지가 있는데,

1.  PCB - Design Sync 실행

2.  아래 저 아이콘을 클릭하여 실행한다.

그러면 아래와 같이 ! 아이콘과 + 아이콘이 나오게 되는데, !는 수정이 되었다는 표시, +는 추가가되었다는 표시다.

New Value는 수정 후 값, Old Value는 그 전의 값이다.

실행하면, 아래와같이 덮어 씌울거냐고 나오는데, Yes를 누르면 현재 실행하고 있는 PCB창에 덮어 씌울 수 있다. 껐다가 켜는 번거로움을 제거할 수 있다.

PCB Editor에서 기존에 지정하지 않았던 ROOM 속성이 추가됨을 알 수 있다.

================= 따라하기 ===================

1. Capture와 PCB를 둘다 켠 상태로 도면에서 임의 저항값을 수정

2. 아래 PCB-Design Sync 또는 아이콘을 클릭한다.

3. 값이 변경됨을 확인 할 수 있다. 기존값과 새로운 값을 볼 수 있다. sync버튼을 눌러서 동기화 시킨다.

   그러면 아래 Session창에 동기화가 성공했다는 메세지를 볼 수 있다. 그러면 동기화가 된것이다.

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* OrCAD PCB Editor 에서 동기화

1. File - Design Sync

2. 동기화 할 Netlist가 있는 폴더와, .brd의 위치를 지정.

그러면 바로 동기화 된다.

IC별 3D step 모델 파일을 아래 링크에서 구할 수 있다.

http://www.traceparts.com

http://www.pcb-3d.com

http://www.digikey.com/en/resources/3d-models

http://www.grabcad.com

http://www.3dcontentcentral.com/

필자는 grabcad.com 에서 아래와 같이 step파일을 다운로드 하여 적용시켰다. (TQFP-32 에 관한 데이터를 받아보았다.)

다운로드 링크 (회원가입 후 이용가능)

https://grabcad.com/library/tqfp-32-1

다운로드하고 압축을 풀어보니 아래와 같았다. 원하던 3D모델의 .step파일이 들어있다.

1. 

이제 default step파일 경로인 <C:\Cadence\SPB_17.4\share\local\pcb\step>에 파일을 아래와 같이 저장하였다.

(버전이 17.2나 16.6 이면 SPB_xxx 만 다를 뿐이다.)

2.  Setup - Step Package Mapping 

3. Name filter에 아까 넣은 step파일의 이름명을 치면 나온다. (앞글짜 + *)

4. 칩의 방향이 잘못되어 있는 것을 볼 수 있는데,

   이를 Rotation을 수정해서 바꿔준다. (회전, 이동 모두 이곳에서 값을 수정하면 된다.)

   필자는 x축으로 90도 회전했더니 정상적으로 칩이 위에 올라왔다.

5.  Save를 눌러 저장하고, Close를 통해 닫는다.

Check.

3D 뷰를 눌러 칩이 제대로 저장되었는지 확인한다.

간단히 용어를 정리하면,

blind via는 via인데 한쪽만 surface까지 뚫린 via.

buried via는 완전 내측 layer만 뚫려있는 via.

여러 층에 복잡한 Via를 만들 때, 이와 같은 기능이 유용할 수 있다.

아래 영상을 참고하여 만들었다.

https://www.youtube.com/watch?v=KQYmrGdI6Zw

필자는 이 기능의 테스트를 위해 9층 layer를 만들었다.

1. Setup - Define B/B via

2. Add BBvia(1)를 눌러 아래와 같이 원하는 via를 추가한다.

   맨 앞부분(2)에 원하는 이름을 쓴다. 필자는 A~I까지 썼다.

   그리고 선택한 이름의 via가 어디서 시작해서 어디까지 뚫을지를 정해주는 것이다.

3. Setup - Etch Edit 모드로 변경한다. (단축키로 F3번으로 가능하다, 또한 오른쪽 마우스 클릭으로도 가능하다)

4. 그러면 Option 기능이 다음과 같이 활성화가 되는데, 이때 Act를 WL으로 바꿔준다.

   그럼 Working Layers라는 새로운 창이 생기는데, layer가 어떻게 설정되었는지 보여준다.

필자는 색이 같으면 헷갈리므로, 아래와 같이 오른쪽마우스 클릭으로 색을 layer마다 변경해주었다.

5. via를 사용할 Layer의 체크박스를 활성화 시켜준다. (필자는 전부 했다)

6. 그리고 Routing을 시작하고 via를 바꾸고자 하는 곳에서 더블클릭한다.

   그러면 왼쪽의 Add Via의 창이 열리는데, 이쪽에서 바꾸고자 하는 via를 선택하면 된다.

      ... 을 클릭하여 사용하고자 하는 내부 bbvia를 선택하고 사용한다.

7. 여러 via를 사용하여 완성한 모습.

   via의 층을 확실하게 저렇게 밀집한 via도 만들 수 있다.

3D 뷰로 본 모습.

(추가) Via가 어디에서 어디로 연결되어있는지 display에서 확인하고 싶다면, 아래와 같이 한다.

b/b via를 자동으로 빠르게 생성하는 방법은 아래 참고

ansan-survivor.tistory.com/620

https://ansan-survivor.tistory.com/1337