안산드레아스

OrCAD Capture 로 회로도면을 설계하다보면 한 도면 내 모든 회로정보를 다 넣을 수는 없을 것이다.

아래와 같이 Main 도면 내에 블록계층을 만들고 해당 블록에 접속할 수 있도록 만들면 편리하다.

OrCAD Capture에는 hierarchical Block 설계를 지원한다.

그러기 위해서는 먼저 도면의 Tree 구조를 만들어야 한다.

다른 회로도의 계층구조블록(hierarchical Block)을 만드려면 다른 Schematic Page가 필요하다.

< 계층 블록을 사용하기 위한 Schematic Tree 구조 만들기>

1. 최상위 트리인 xxx.dsn 파일 마우스우클릭 - New Schematic

2. 새로운 schematic에서 새로운 page 만들기

    아래와 같이 main 회로도도와 다른 Schematic 트리에 만들어야 모듈로 사용할 수 있다.

3. 모듈 회로도 만들기

4. 회로도에 IN/OUT 포트 만들기

    4-1. IN 포트 만들기 (모듈 회로도로 들어오는 포트)

    4-2. OUT 포트 만들기 (모듈 회로도에서 나가는 포트)

5. 포트에 Properties 지정하기 (동일한 Net가 아닌 이상 포트 이름이 각각 달라야 한다 )

Pivot으로 보기 편하게 변경하고, Type을 본다. Default로 Output으로 되어있는데, Input으로 사용할 항목은 다 변경시킨다.

6. 적당히 Rename으로 이름을 변경해준다. (모듈에서 불러오기 편하도록)

< Main 회로도에서 계층 블록(Hierarchical Block) 회로도 불러오기>

1. place - Hierarchical Block

2. Reference를 작성 - Schematic View 변경 - 하위 목록으로 아까 만든 MODULE 회로도를 선택

(모듈이므로 여러개를 복사해서 만들 수 있다. 각 모듈마다 Reference 번호가 매겨진다. 뒤에 숫자 1을 넣으면 복사할 때마다 증분된다.)

3. OK를 누르면 마우스가 '십자기' 형태로 변한다. 이때 회로도에 드레그만 해주면 생성된다.

(결과)

    회전하고(단축키 R) 반전하고(단축키 V 또는 H) 등등 다 먹힌다. 이제 메인의 회로도에 하위 계층 블록으로 배치가 된 것이다. 

  해당 모듈을 복사 붙여 넣기 하면 똑같은 회로도가 여러개 생성되는 것이다. 또한 그 모듈에 대한 Reference 가 증가함을 볼 수 있다.

해당 모듈 블록을 더블클릭하면 하위 계층 도면으로 이동할 수 있다.

(계층구조 Hierarchical block을 라이브러리 화 시키기 .OLB 파일로 변경)

https://ansan-survivor.tistory.com/586

(계층 구조가 아닌, 다른 페이지에 Net를 연결하는 방법, off-page)

https://ansan-survivor.tistory.com/1261

via의 net를 쉽게 변경할 수 있는 기능을 지원한다.

1. Find에서 Via선택 후, 바꾸고자 하는 Via선택

2. Via위에서 마우스 우클릭 - Assign net to via 

3. Options 탭에 해당 net가 쓰여있는데, ... 을 선택한 후, 원하는 Net로 변경

4. 예를들어 GND로 변경, 다되면 마우스 우클릭 - Done

(결과) 이제 이 via는 GND 네트임을 알 수 있다.

내가 만든 어떤 PCB를 모듈화를 시켜서 다른 PCB설계에서 불러와 모듈처럼 사용할 수 있다.

아래와 같은 PCB를 모듈화를 시켜 다른 PCB설계에 불러와 본다.

이 기능은 Allegro PCB Designer이상의 라이센스에서 사용 가능하다.

1. Color로 모듈에 불러오고자 하는 부분만 Display로 조정을 한다.

2. Tools - Create Module 선택 후 전체 드레그

3. 모듈의 중심점 좌표 입력. (마우스로 클릭 또는, command에 좌표 x 0 0 를 입력해도 됨)

(결과) 이제 .mdd 파일으로 해당 모듈이 저장되었다.

<다른 PCB Design 설계에서 모듈 불러오기>

1. Place  - Manually

2. Advanced Settings 탭 - Library 체크박스 활성화

3. 모듈을 선택하고 마우스 드레그 또는 Command 좌표 배치 명령 입력

    <module definition 항목에서>

4. 모듈의 인스턴스 이름을 입력

    그럼 해당 모듈이 배치가 된다. (필요없는 항목은 컬러 안보이기를 통해 조절할 수 있다.)

이 기능은 Allegro PCB Designer 라이센스 이상에서 가능하다. (Logic기능이 필요, OrCAD 라이센스 사용 불가)

회로설계를 끝나고 PCB배치까지 완료했으나, 기구팀과의 회의결과 PCB에 새로운 파트를 추가해야 되는 경우들이 발생할 수 있다.

그러면 OrCAD PCB 내에서 부품을 Copy하거나, 라이브러리에서 추가한 후 해당 부품의 풋프린트에 대해 refdes를 추가해주어야 한다.

아래의 방법대로 부품을 추가 한다면, PCB에 부품이 추가되지만, RefDes가 할당되지 않는다. (Reference)

고로 수동으로 Reference를 추가할 수 있다.

(부품을 복사해서 추가한 경우)

https://ansan-survivor.tistory.com/1239

(부품을 라이브러리에서 추가한 경우)

https://ansan-survivor.tistory.com/386

새로 추가된 파트에 대해서 Refdes를 부여한다.

1. Logic - Part Logic

2. 새로운 Refdes를 넣기 위해서는 "Refdes, device, package" 정보가 필수로 넣어야 한다.

    기존에 배치되어있는 파트를 클릭하면 Refdes, Device, package가 알아서 입력된다. 여기서 Refdes만 바꾸면 된다.

3. 기존의 J refDes와 겹치지 않게 새로운 넘버를 할당하여 추가한다.

    보아하니 위에 J1부터 J6까지는 이미 할당되어 있음을 알 수 있다.

    그래서 새로 추가될 파트에는 J7부터 J10까지 부여할 것이다.

    그러면 아래 Refdes항목에 J7-10 이라고 입력

4. 새로운 Refdes 추가하기 "add" 클릭

5. 각각 Refdes를 새로 추가한 파트에 하나씩 추가하기

6. J7부터 하나씩 심볼들을 선택하며 부여

OrCAD PCB에서 소켓과 같은 풋프린트 심볼(footprint symbol)을 일정 거리만큼 offset시켜서 복사 배치를 할 수 있다.

1. Find에서 심볼만 선택할 수 있도록 활성화

2. 복사하고자 하는 심볼 선택 - 마우스우클릭 - Drafting - Offset Copy

3. Options 탭에서 Offset할 간격 입력, 복사 갯수 입력

(결과) 해당 소켓을 위로(y축 방향) 2.54 만큼 offset을 주어 4개를 복사 배치했다.

(추가한 파트에 refdes를 부여하고 싶다면 아래 참고)

https://ansan-survivor.tistory.com/1242

OrCAD PCB에서는 Constraint Manager설정이 중요하다.

그런데 여기서 특정 Net들을 따로 묶어서 Class Set (Cset)을 지정할 수 있다.

그러면 Set에서 세팅한 설정들을 아주 쉽게 Net에 적용시킬 수 있다.

1. Constraints 실행

2. (Physical 설정 예) Physical의 Set부분을 클릭, 기본적으로는 Default만 있다.

3. 새로운 Cset을 추가한다. (예시로 POWER)

4. 네트그룹(Net Group)만들기

    - 원하는 항목을 복수 선택하여 아무거나 마우스 위에 올리고 우클릭 (Ctrl + 클릭 : 복수선택)

5. 만든 Set를 Net에 적용한다.

(결과) 이제 해당 묶음만 새로운 Set가 적용되었다.

OrCAD Capture의 회로설계를 마치고 PCB 설계를 위해 Netlist를 넘기는 과정에서 아래와 같은 에러가 발생할 수 있다.

Annotate 관련 에러인데, 분명 풋프린트를 다 알맞게 넣었고, 아무리봐도 문제가 없는데 이러한 에러가 발생할 때...

"ERROR(ORCAP-36036): Multiple pin 6's which have different nets connected for U4 ~~" 이러한 메세지가 발생하면 복잡하다... 그러나 해결했던 과정을 쓴다.

1. 우선 Annotate를 다시하고 Netlist를 생성해본다. (거의 여기서 해결됨)

    xxx.dsn 클릭 - 마우스우클릭 -  Annotate

    Unconditional reference update 선택 - OK

    새로 Netlist 생성한다. (잘 넘어가는지 확인)

    대부분 여기서 해결이 되지만, 해결이 안될경우 아래와 같이 해본다.

2. 에러가 나는 해당파트를 지웠다가 다시 배치 (Design Cache 때문이 아닌지 의심이 듦) 후 annotate - Netlist 뽑기

        - 이때 allegro 폴더에 생성된  netlist.log , netrev.lst 파일을 지우고 다시 netlist를 생성한다.

          (가끔 덮어쓰기가 안되서 계속 이전것만 계속 불러오는 경우가 있다)

    xxx.dsn 클릭 - 마우스우클릭 -  Annotate

    Unconditional reference update 선택 - OK

    새로 Netlist 생성한다. (잘 넘어가는지 확인)

이렇게 해봤더니 해당 에러가 발생하지 않고 잘 넘어갔다.

정확한 아무리 검색해도 원인을 찾을 수 없지만... 이렇게 하니 해결됬다 아무튼

이 기능은 Allegro PCB 17.4 최신버전에 업데이트 되어있다. 또한 Hotfix는 24번 이상에서 가능했음.

이 기능은 아래와 같이 PCB기판 TOP과 BOTTOM의 특정 Net의 거리를 측정하는 기능이다.

또한 그 Z축 값에 기준값을 정하고, 그 값에 부합하지 않으면 DRC에러를 일으킨다.

아래와 같이 Top과 Bottom면이 겹치는 Net 두개가 있다.

RESET 과 GATE_CMD 네트.

이둘의 Z DRC를 테스트한다.

1. Tools - Z-DRC

2. 옵션 선택

    2-1. DRC값 할당 (이 값보다 크면 안되게)

    2-2. 최 외곽의 Cu (구리 영역, 도체 영역)을 포함할지 배제할지, 모두 포함할지

    2-3. 비교할 2 net

3. Output 탭 - Z-DRC Update 하면 명령이 수행된다.

    Retain existing DRC를 하면 내가 DRC체크한 기록 히스토리가 남고, Cleanup all DRC하면 결과를 제외한 나머지는 비게된다.

DRC에러가 발생했는데, 내가 위에서 0.3mm 간격이상을 떨어뜨려야 한다고 설정해서 그렇다. 실제 Top과 Bottom사이는 0.2mm 정도 된다.

4. DRC 값을 수정해본다.

5. 옵션사항

    우측하단 Report로 각종 정보를 볼 수 있다. PCB전체 두께, Top과 Bottom 사이 두께 등등