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아래 작업은 이전포스팅의 Return Path를 바탕으로 만들어서 Vision Manager를 적용해보았다.

https://ansan-survivor.tistory.com/207

 

[PCB Editor] Allegro PCB Editor High speed Option, Return path Constraint Management (CM Rule) 사용하기

High speed(고속신호)전송 관련하여 PCB 배선(라우팅)을 하게 되면, Return path의 경로를 최대한 짧게 해주는게 중요하다. 자세한 내용은 아래 참조. https://ansan-survivor.tistory.com/57 고속신호 PCB설계시..

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아래 작업은Allegro High Speed Option이 있어야 가능하다

위 포스팅을 보고 반드시 Return Path에 관한 Rule을 만들어야 한다.

 

1. View - Vision Manager

2. Vision manager 옵션창이 활성화 되는데, 필자는 우측에 Docking 시켰다.

   그리고 마우스 우클릭으로 색상을 변경할수 있다

3. Modify Selection 클릭

4. 드레그하면, CM룰에서 Return Path에 관련설정한 Net만 하이라이트 된다.

   조건에 만족하면 초록색, 불만족하면 빨강색으로 표시하도록 설정했다.

해당하는 Net전체가 Highlight 된다.

5. Clear Selection을 누르면 해제된다.

 

<< Vision Manager로 부품 배치 (Placement) >>

ansan-survivor.tistory.com/502

 

[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Placement(부품 배치) 하기

DDR을 설계시 부품을 배치하는 것도 중요하다. 사전에 잘 배치를 해야 나중에 배선할 때 여러번 수정하는 고된작업을 예방할 수 있다. OrCAD PCB에서는 Rule을 미리 주고, 배치할 때 해당 범위내에 들

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<< Vision Manager로 배선 (Routing) >>

ansan-survivor.tistory.com/503

 

[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Route(배선) 하기

이 기능은 배선(Routing)시 시각적으로 도움을 주어 라우팅을 진행할 때 올바르게 되었는지 알려주는 기능을 제공한다. 또는 배선을 다 완료하고나서 어느 부분이 잘못 되었는지 시각적으로 확인

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<< Vision Manager로 임피던스 Rule 시각화 (Impedance Rule) >>

ansan-survivor.tistory.com/504

 

[PCB Editor] OrCAD PCB / Allegro PCB 비전매니저 사용하여 Impedance (임피던스) DRC 시각적으로

임피던스를 고려한 Constraint Manager Rule설정에 대한 자세한 방법은 아래 포스팅을 참고한다. ansan-survivor.tistory.com/490 [PCB Editor] OrCAD PCB / Allegro PCB 임피던스 자동 계산 배선, OrCAD PCB Impe..

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<< Vision Manager로 IR Drop 시뮬레이션 시각적 분석 >>

https://ansan-survivor.tistory.com/1032

 

[PCB Editor] <Vision Manager> OrCAD / Allegro PCB 비전매니저 IR Drop 시뮬레이션 시각적 분석

이 옵션을 사용하기 위해서는 아래와 같은 조건이 만족해야 한다. 1. Allegro PCB Designer High Speed 옵션 또는 Allegro Venture 라이센스 필요 2. Sigrity Clarity 가 설치되어 있고 라이센스를 보유해야 함 I..

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High speed(고속신호)전송 관련하여 PCB 배선(라우팅)을 하게 되면, Return path의 경로를 최대한 짧게 해주는게 중요하다. 자세한 내용은 아래 참조.

https://ansan-survivor.tistory.com/57

 

고속신호 PCB설계시 리턴패스(Return Path) 고려

고속신호에서 설계할 때, Return Path가 어떻게 되냐에 따라 노이즈와 신호무결성이 보장된다. 그로인해 Ground설계를 조심스럽게 해야 하는데, 고속 Trace아래 반드시 Return path를 위한 GND plate가 따라�

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이 기능은 Allegro PCB Editor의 High speed Option이 있어야 가능하다.

관련 Rule을 빠르게 설정하여 설계를 진행할 수 있다.

아래 동영상을 참조하여 포스팅을 만들었다.

https://www.youtube.com/watch?v=tx7ms7nSRUM

https://youtu.be/HL7e5gp3sIc

 

 

먼저 일부러 Return path를 방해하기 위해 GND plane에 void를 만들어 주었다. 

void를 만드는 방법은 아래 참고.

https://ansan-survivor.tistory.com/102

 

[PCB Editor] Cadence OrCAD PCB Editor Shape(plane) 빈공간(Void) 넣기.

OrCAD PCB Shape (plane)에 Void(빈공간) 넣기 1. 모든 Shape 수정은 Shape Edit 모드로 한다. Shape 모드로 바꾸는 방법은 2가지가 있다. 2. Find 옵션에 Shapes를 체크하여 활성화 한다 (Shape만 선택 가능하도..

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1. CM Rule - Electrical - Routing - Return Path

 

0(GND plane)을 기준으로

Cloest Plane : 가장 가까운 plane

Length Ignore : 0.5mm 정도는 허용해줌

Max pad Gap : 0.6mm 이 초과는 안됨.

2. 설정한 Set을 Net에 부여함. (아래 Net에 부여함 - DATA.BD0 ~ BD6) 

3. 설정한 CM룰을 사용하겠다고 설정함.

4. DRC 체크를 갱신함. (업데이트)

5. 해당 layer만 선택적으로 확인함. (GND와 고속신호).

    DRC에러가 발생함을 알 수 있다.

6. CM룰 적용 테스트

Etch Edit 모드 편집하여 배선을 수정해봄.

해당 DRC를 보면, 0.5mm 이내에 plane과 있어야 한다고 함.

이를 움직여 0.5mm 이내로 수정하면 DRC가 사라짐.

 

위 설정한 부분을 직관적으로 볼 수 있도록하는 기능이 있다.

아래 참조

https://ansan-survivor.tistory.com/208

 

[PCB Editor] Allegro PCB Designer, High speed option, Vision Manager 사용하기

아래 작업은 이전포스팅의 Return Path를 바탕으로 만들어서 Vision Manager를 적용해보았다. https://ansan-survivor.tistory.com/207 [PCB Editor] Allegro PCB Editor High speed Option, Return path Constrai..

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다음 테스트는 Allegro PCB 17.4 버전으로 했다.

 

OrCAD 라이센스가 아닌, Allegro PCB Designer 라이센스를 이용하면, 복잡한 배선할 때, 눈에 보기 좋게 번들로 묶어서 배선을 실시할 수 있다. 

아래 그림을 보면 CPU같은 복잡한 BGA핀에 엄청나게 복잡한 배선이 연결되는데, 이를 번들로 묶어주면 눈에 보기 쉽게 배선을 할 수 있다.

출처: https://community.cadence.com/cadence_blogs_8/b/pcb/posts/what-s-good-about-allegro-gre-bundle-editing-spb16-3-has-many-new-enhancements , https://www.flowcad.ch/en/products/allegro/allegro-pcb-designer

 

Allegro PCB Editor 라이센스를 사용하면, 상단에 Flowplan이라는 탭이 생긴다. 그 아래 Bundle과 관련된 Command들이 들어있다.

아래 배선되어있지 않는 예제 파일로 간단하게 번들로 묶어서 배선방향을 정하는 방법을 아래 설명한다. 

 

1. 해당 선을 Rat라고 하는데, 저 Rat만 선택되도록 아래 Find옵션을 Ratsnests로 변경한다.

2. 해당부분을 드레그하여 하이라이트시키기

 

3. Flowplan - Create Bundle

4. 이제 번들로 묶인 부분을 원하는 방향에 맞게 수정하기 위해 아래와 같이한다.

마우스우클릭 - Flow planing 모드 변경
Find옵션 모두 활성화

 

   마우스 드레그 하며 아래와 같이 수정한다.

https://www.youtube.com/watch?v=cJKvf6_yI_Q

위 영상을 참조하면 도움이 될것이다.

 

========================= Bundle한 부분 자동 배선하기 ==========================

 

위에 묶은 Bundle을 자동으로 배선시켜주기 위해서는

Allegro PCB Designer의 Design Planning 옵션이 활성화 되어야 한다.

1. Find 옵션의 Groups를 활성화 하고 클릭하여 하이라이트 시킨다.

2. 번들위에 마우스 우클릭하여  Auto Connect 클릭

     아래와 같이 번들방향을 따라 라우팅이 된다.

3. Color에서 Plan부분을 해제하면 아래와 같이 라우팅이 된것을 깔끔하게 볼 수 있다.

 

자세한 사용방법은 아래 동영상 참고

https://www.youtube.com/watch?v=f1P6Or54Ky4

 

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백드릴이 무엇인지 아래 정리해보았다.

https://ansan-survivor.tistory.com/204

 

고속 PCB 설계시 Backdrill (백드릴) 이란?

관련 자료를 아래 링크에서 참조하였다. https://www.artwork.com/odb++/netex/backdrill.htm ODB++ Back Drilling Simulating Back Drilled Boards If you are using an advanced EM simulator to predict impeda..

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Backdrill 의 Cadence 자료

https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/pcb-design-analysis/pcb-west-2016-40-managing-backdrill-cp.pdf

 

그럼 이 백드릴을 Allegro PCB Editor에서 어떻게 만드는지에 대해 포스팅해본다.

이 기능을 사용하려면 Allegro PCB Designer 이상의 라이센스가 필요하다.

먼저 참고한 링크는 아래 youtube이다.

https://www.youtube.com/watch?v=leDD18x60yI

 

추가. (EMA에서 만든 Backdrill 영상 참고 자료)

resources.ema-eda.com/pcb-layout-routing/backdrill-in-allegro

 

Backdrill in Allegro

Routing a single trace on multiple layers may leave you with unused sections of plated through holes. In high-speed designs, these stubs will cause signal integrity issues. Your manufacturer can remov

resources.ema-eda.com

추가. (FlowCAD에서 만든 Backdrill pad만들기)

https://www.flowcad.ch/de/newsarea/blog-what-s-good-about-orcad-allegro-pcb-editor-backdrill-capability.html?idcat=34&changelang=2 

 

What´s Good About OrCAD/Allegro PCB Editor Backdrill Capability?

What’s Good About Allegro PCB Editor Backdrill Capability? New Capabilities in 17.2!   The 17.2 OrCAD/Allegro PCB Editor has improved backdrill capabilities. Backdrill data is now stored in the library padstacks and utilized at the design level during

www.flowcad.ch

 

 

Cadence Backdrill 용어 정의

출처: https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/pcb-design-analysis/pcb-west-2016-40-managing-backdrill-cp.pdf

 

위 영상을 따라 한번 Backdrill을 만들어본다.

 

 

 

padstack에서 Backdrill된 via or pin 만들기

 

1. Backdrill 된 pad만들기

    1-1. 3mm drill hole뚫기

    1-2. Backdrill 만들기drill hole 3mm 보다 더 크게 5mm로 뒀다.

 

    1-3. Design Layer 설정.

    1-4. Backdrill 설정.

    1-5. Solder mask 지정

warning 무시하고 저장.

 

=========================================================================

 

PCB Editor에서 Backdrill 뚫기

 

1. 먼저 Backdrill Test를 위해 layer층을 아래처럼 늘렸다. (9층)

    1-1. 추가할 layer 층 선택,  이름선택,  위방향으로 만들지, 아래방향으로 만들지 선택

다음과 같이 생성됨.

    1-2. layer를 알아보기 위해 visibility 탭의 마우스 우클릭으로 색상 변경

2. CM Rule Property 설정.

    2-1. Constraint Management 에서 Properties - Net - General Properties 에서 Backdrill MAX PTH Stub를 설정해야 한다. (도금된 stub의 최대 길이)

 * PTH - Plated Through Hole, 도금된 홀

 

Cross-Section창에서 Layer의 두께를 확인할 수 있다.
CM Rule에서 Max PTH Stub값 설정, 전체 두께보다 짧게 (하나의 네트에만 적용시켰다)

 

 

 

3. PCB Editor에서 Backdrill 설정하기

    3-1. Manufacture - NC - Backdrill Setup and Analysis

     Top에서 부터 Layer5까지가 최대 Backdrill로 지정.

     Bottom에서 부터 Layer3까지가 최대 Backdrill로 지정.

     위 설정을 하면, 아래와 같이 어떤 object에 어떤 layer까지 적용할지 지정할 수 있다.

    3-2. Analyze를 눌러 어떻게 진행될지 확인. (스크롤을 내려 맨아래 있다)

        Text파일의 하이라이트된 좌표값을 누르면 그 부분으로 이동하게 된다.

 

    3-3. Backdrill을 눌러서 진행.

         모두 Enable이 되어있는가 확인 후, Backdrill버튼으로 누르면 해당 잡힌 부분들이 Backdrill관련한 outline이 생긴다.

 

4. Setup - User preference - Manufacture - Drilling에서 'backdrill_layer_pair_adjustment'를 체크한다.

    (세팅한 stub lengh에 맞춰 조절시켜준다)

5. 확인해보기, 결과 보기.

   현대 저 부분의 nets를 클릭하면, 아래와 같은 via의 모양을 갖고 있다.

   저 부분에 대한 Backdrill을 시켜봤는데,

    5-1. Backdrill CrossSection data보기.

        배치를 하면, 아래와 같이 나온다. 아까 Bottom으로부터 위로 최대 layer3까지 뚫는다고 했으니, 저렇게 나온것이다.

그림으로 보자면, 저 드릴차트가 의미하는것은, 아래와 같이 Backdrill을 한다는 뜻이다.

이렇게 백드릴이 될 것이다.

 

6. NC legend 뽑기 (드릴 데이터 뽑기)

 

Include backdrill 을 활성화 하여 선택

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관련 자료를 아래 링크에서 참조하였다.

https://www.artwork.com/odb++/netex/backdrill.htm

 

ODB++ Back Drilling

Simulating Back Drilled Boards If you are using an advanced EM simulator to predict impedance, coupling or delay and you are working at bit rates or frequencies of 10GB/10GHz and above then you will want to take the back drilling into consideration. Proble

www.artwork.com

backdrill이란 고속 신호를 목표로하는 PCB보드에서 Through hole via의 사용하지 않는 부분(stub)에서 발생하는 기생성분들을 제거하기 위함.

12 layer가 넘는 10GB bit/s 이상 전송신호를 전달하는 보드에서 주로 문제가 됨.

 

bbvia, uvia 제조 단가가 비싸기 때문에 Backdrill을 사용함. (bbvia / uvia가 무엇인지 아래 참고)

https://ansan-survivor.tistory.com/98

 

[PCB Editor] OrCAD PCB Editor, B/B(blined/buried) via 만들기. (layer내 파 묻힌 여러 via 만들기)

간단히 용어를 정리하면, blined via는 via인데 한쪽만 surface까지 뚫린 via. buried via는 완전 내측 layer만 뚫려있는 via. 여러 층에 복잡한 Via를 만들 때, 이와 같은 기능이 유용할 수 있다. 아래 영상을..

ansan-survivor.tistory.com

bbvia, uvia를 사용하지 않을 경우, through hole을 사용해야 하는데, 이때 사용되지 않는 stub가 문제가 된다.

이 stub는 작은 antenna, coupling이 되어 다른 전송선로에 영향을 준다. 

저주파에서는 문제가 되지 않지만, 고주파에서 문제가 된다.

(출처: https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/tools/pcb-design-analysis/pcb-west-2016-40-managing-backdrill-cp.pdf)

파랑색: 원하는 신호, 빨강색: 왜곡된 신호

 

만약 M1과 M3를 연결하고자 할 때,

일반적으로 아래와 같이 Through hole을 뚫고 via를 연결한다.

그러나 아래 stub 부분이 문제가 된다. 저 부분으로 인해 고주파일 때 Signal의 반사가 일어날 수도 있다.

또한 원치 않는 캐패시터 역할을 할 수도 있다.

그리하여 아래와 같이 Backdrilling을 하여 해당 부분을 없애준다.

 

====================== 추가 ===========================

아래 링크는 Stub가 고속 PCB에서 발생하는 문제를 기술해 놓았다.

http://www.sigcon.com/Pubs/edn/StubTermination.htm

 

Stub Termination

Stub Termination by Lambert Simonovich, guest author . First printed in EDN magazine , May 13, 2010 Figure 1 illustrates the channel insertion loss of a 30-in. differential channel with differential vias at each end. Using short vias with no stubs (green,

www.sigcon.com

초록색 : stub가 없을 때

빨간색 : stub가 있을 때 (특정 주파수에서 공진 발생)

 

 

OrCAD / Allegro PCB Editor로 Backdrill 만드는법 실습

https://ansan-survivor.tistory.com/205

 

[PCB Editor] Cadence OrCAD/Allegro PCB Editor Backdrill (백드릴)

백드릴이 무엇인지 아래 정리해보았다. https://ansan-survivor.tistory.com/204 고속 PCB 설계시 Backdrill (백드릴) 이란? 관련 자료를 아래 링크에서 참조하였다. https://www.artwork.com/odb++/netex/backdri..

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미국과 어떤 회의를 하다보면 회의시간대가 헷갈릴 수 있다.

그러나 아래 시간만 입력하면 사용할 수 있는 좋은 사이트가 있다.

 

https://savvytime.com/converter/et-to-pt-kst

 

ET to PT to KST - Savvy Time

Eastern Daylight Time is 3 hours ahead of Pacific Daylight Time and 13 hours behind of Korea Standard Time So 12:00 am00:00 in EDT is 9:00 pm21:00 in PDT and is 1:00 pm13:00 in KST 12:00 am00:00 Eastern Daylight Time (EDT). Offset UTC -4:00 hours 9:00 pm21

savvytime.com

Add Time Zone의 +를 클릭하여 한국 시간대인 KST를 추가하면,

한국 시간과 함께 동시에 비교할 수 있다. 원하는 시간을 입력하면 동시에 변경된다.

 

https://m.blog.naver.com/PostView.nhn?blogId=somienglish&logNo=221036815344&proxyReferer=https:%2F%2Fwww.google.com%2F

 

미국 시간대, 미국 타임존의 모든것- PST/PDT, EST/EDT, CST/CDT, MST/MDT

안녕하세요 소미영어입니다. 최근에 미국 직원과 이메일을 주고 받으면서 정확한 시간을 서로 확인해야 할 ...

blog.naver.com

미국 타임존은 위 링크 참고

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Bypass에 대해서 아래 네이버 블로거님께서 정리해주셨다.

https://blog.naver.com/eminem45/110130175022

 

Bypass (바이패스)

bypass란 말은 우리말로 우회(迂廻)한다는 뜻이다. 도로체증이 심한곳에는 소통을 원활하게 하기 위해 우회...

blog.naver.com

 

bypass란 말은 우리말로 우회(迂廻)한다는 뜻이다.

도로체증이 심한곳에는 소통을 원활하게 하기 위해 우회도로같은 것이 있듯이, 회로나 시스템에서도 신호를 우회시켜야 할 경우가 있는데 이런 경우 전반적으로 사용되는 용어이다. (굉장히 다양하게 사용됨)

통신시스템의 경우 본회로가 고장났을때 즉시 스위치에 의해 연결되는 대체회로를 bypass circuit이라고 부르기도 한다.

아마 bypass는 회로내의 전원단에서 많이 보게 될텐데, 주로 AC전원이 DC로 타고드는 것을 방지하기 위해 사용된다.

Tr등에 DC전원을 입력할때, RF신호가 DC입력단으로 새지 않도록 inductor나 1/4파장 선로등을 써서 RF choke 역할을 하게 하지만, 100% 완벽하게 막아내지는 못한다. 그렇게 해서 조금씩 새어나온 RF신호는 DC입력전원으로 타고들어 공통 ground를 타고 loop를 만들면서 발진을 발생시킨다. 초크 특성상 원래 주파수보다 저주파의 신호가 주로 이렇게 새서 발진하게 되며, 이것을 막기위해 DC전원 입력옆에 병렬로 capacitor를 달아서 RF신호를 접지시켜버리는데, 이것을 소위 bypass시킨다고 한다.

capacitor는 DC는 통과하지 못하고 RF AC신호는 통과되며, capacitor의 값에 따라 얼마나 잘 통과되느냐가 결정된다. 이것은 Z = 1/jwC 의 임피던스 수식에 의해 해당주파수에서 낮은 임피던스를 가지도록 값을 정하지만, 실제로는 회로와 함께 복합적으로 어느 주파수의 발진이 심한지를 찾아내서 실험적인 값을 쓰는 경우가 많다.

DC전원단으로 흘러들어갈 뻔한 RF신호를 옆의 capacitor로 흘러가게 하여 접지시켜 죽인다는 의미에서 bypass capacitor라는 식으로 bypass란 단어가 사용되는 것이다.

RF에서 bypass는 이러한 DC단의 RF신호 제거용 및 대체회로, 대체경로를 의미하는 용어로 많이 사용된다.

 

흔히 회로도에 전원단이나 Digital Logic 단에 bypass C를 다는 경우가 있다. 이는 RF 신호를 bypass 시키는 역활을 하고 , 또한

디지털 회로의 고유 특성때문에 턴온(L->H) 시간보다 턴오프(H->L) 시간이 더 길고 또한 TR에 기생되는 C 에 전압이 충전되 급변하지 않으므로 아주 짧은 시간동안 디지털 IC 내부에 TR 2개가 동시에 On 되는 경우가 있다. 이 현상은 전원에 순간적인 전류 스파이크를 일으키는데 이를 방지 하기 위해 TTL 소자의 주변에 bypass Cap 를 달아준다

 

 

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또한 아래 영문 자료에서도 유용한 부분이 있어 가져왔다.

 

Bypass capacitor는 가끔 Decouple Capacitor (Decap)과 혼용해서 사용하기도 한다.

비슷한 역할을하지만 어떻게 배치하냐에 따라 다르다.

 

자세한 사항은 아래 영문링크를 참고하길 바란다. 대충 알기 쉽게 간단요약만 해놓았다.

(출처 아래 링크)

http://www.learningaboutelectronics.com/Articles/What-is-a-bypass-capacitor.html

 

What is a Bypass Capacitor?

What is a Bypass Capacitor? A bypass capacitor is a capacitor that shorts AC signals to ground, so that any AC noise that may be present on a DC signal is removed, producing a much cleaner and pure DC signal. A bypass capacitor essentially bypasses AC nois

www.learningaboutelectronics.com

Bypass Capacitor란?

A bypass capacitor is a capacitor that shorts AC signals to ground, so that any AC noise that may be present on a DC signal is removed, producing a much cleaner and pure DC signal.

A bypass capacitor essentially bypasses AC noise that may be on a DC signal, filtering out the AC, so that a clean, pure DC signal goes through without any AC ripple.

Bypass capacitor는 AC신호를 Gound로 단락(short)시켜 DC신호에 존재 할 만한 모든 AC노이즈를 제거하여 깨끗하고 순수한 DC 신호를 만들기 위한 capacitor입니다.

Bypass capacitor는 기본적으로 DC신호에 있을 수있는 AC노이즈를 우회시켜 AC를 필터링하여 깨끗하고 순수한 DC 신호가 AC ripple(DC신호에 남아있는 찌꺼지 노이즈) 없이 통과합니다.

실제 노이즈 있는 DC를 최대한 노이즈를 제거함

 

AC 노이즈(ripple)을 우회시킴 RE는 pure DC만 공급

So a bypass capacitor blocks the DC from entering it by the great resistance it offers to the signal but accepts the AC noise that may be on the DC line and shunts or bypasses it to ground. This is how bypass capacitors work.

그래서 bypass capacitor는 DC에 대해서는 크게 저항하고, 오직 AC노이즈만 받아들여 Gound로 우회시켜 보냄으로써 이러한 원리로 동작한다.

 

=================================================

 

실제 Bypass cap PCB 배치

(출처: https://www.sciencedirect.com/topics/engineering/bypass-capacitor)

자세한 사항은 위 영문 사이트를 읽어보길 바란다.

(출처: https://macrofab.com/blog/bypass-caps-decouple-your-way-to-cleaner-power/)

자세한 사항은 위 영문 사이트를 읽어보길 바란다.

Bypass Cap는 IC와 최대한 가까이 배치, VCC와 GND핀의 의 Trace는최대한 짧게

BYPASS CAP VALUE AND SIZE:

Considering the impedance of the traces on the PCB, the input impedance of the IC, and the operating frequency of the IC, an optimal value of bypass capacitor does exist but going through the rigors of calculating the value is rarely useful or necessary. In many cases the datasheet for an IC will give a recommended value for the capacitor. If no value is suggested, 0.1uF (100nF) is widely accepted as a standard go-to value. For most designs, a standard ceramic 0402, 0603, or 0805 package size will typically work well as a bypass cap.

 

BYPASS CAP 값 및 사이즈:

PCB Trace 임피던스, IC의 input 임피던스와 IC의 동작주파수를 고려하여 Bypass Cap의 최적의 값은 존재하긴 하나, 대부분 권장사항 값으로 0.1uF (100nF)가 표준값으로 사용됨. 대부분 설계 표준사이즈로는 0402, 0603, 0805 패키지(Footprint)를 사용하고, Bypass Cap으로 역할을 잘 수행함.

 

 

 

 

 

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OrCAD Professional 라이선스 17.2 버전, Hotfix 48이상에서 사용 가능,

부품을 배치할때 혹시 모를 실수를 방지하기 위해 DFA (조립을 위한 규칙)을 제공해준다.

 

 

포스팅은 크게 두개로 나뉜다.

 

 

Outline, Cutout (외곽선)과 부품간 거리 지정

Package간 사이거리 지정

 

 

 

Outline, Cutout (외곽선)과 부품간 거리 지정

 

1. CM Rule 실행

Manufacturing 탭을 클릭하면 DFA관련 옵션들이 보인다.

2. DFA Rule Set (Outline과 부품간 거리 설정)

   CAM같은 자동화 장비를 사용할 때, 기계가 허용하는 좌표점들이 중요한데, 부품 배치할 때,

   이를 고려하여 배치하도록 Rule을 설정해 강제화 하는 작업으로,

    Outline(외곽선) 을 기준으로 부품을 얼만큼 내부로 밀어 넣을것인가?

    SMD 부품실장시 쓰이는 Pastemask와 Outline의 거리를 얼마나 둘것인가?

    관련 Rule을 설정할 수 있다.

외곽선으로 부터 1mm 뒤로 밀어내기

3. Design에 적용

    보고 쓰기 편하게 view를 가로줄로 바꾼다.

View - Transpose View 를 클릭하면 오른쪽처럼 옆으로 늘어진다.

    Tree를 펼쳐보면 아래와 같이 내가 작업하는 Layer층이 있다. 이 도면에서는 하나의 Layer zone만 있기에,

    기본으로 Primary로 되어있다. Rigid-Flex같은 PCB는 Hard한 부분의 Layer와 Soft한 layer가 다르므로

    아래 옵션이 여러개가 나올 것이다. 

    (참고) Zone으로 여러 layer를 만드는 작업이 궁금하면 아래 참고

https://ansan-survivor.tistory.com/64

 

[PCB Editor] OrCAD PCB Editor 에서 Flexible PCB(FPCB) Zone 설정하기

** 이 포스팅은 OrCAD PCB Professional Mode에서만 가능합니다. Rigid FPCB에서는 Rigid 즉, 단단한 부분의 PCB와 Flexible 즉, 유연성이 있는 부분의 PCB가 나눠지게 되는데, 이때 설계시 서로 구역을 나누기 위..

ansan-survivor.tistory.com

    아까 설정한 DFAOCS1 로 Set을 맞춘다. 그럼 아래와 같이 자동으로 outline과 cutout 세팅값이 1로 정해진다.

 

 

4.  내가 설정한 Rule 사용하기

Analyze - Analysis Mode 선택

5.  DRC Update를 시켜본다.

 

Outline과 Pkg의 외곽선이 1mm 이상 떨어져야 DRC 마크가 사라진다.

 

Package간 사이거리 지정

 

1. CM Rule에서 아래와 같이 클릭

2.  Rule 이름 지정.

3. 친절하게 Side간 거리, End간 거리, Side-End간 거리 이렇게 나와있다.

4. 저 값을 이용해서 부품간의 거리를 3mm, 2mm, 3mm, 5mm 로 지정해봤다.

5. 분류하기 쉽게 Class를 나누고, 부품간 배치를 해본다.

6. 아래와 같이 지정할 class를 만든다.

IC가 생김.

   7. 아래 순으로 클릭하면 하위 class로 IC들을 넣어본다.

같은방법으로 Class를 나누고 분류해봤다. (대충)

 8.  OK를 누르면 아래와 같이 표시가 되는데, 

   예를들면, IC와 Connector간의 간격은 저기 아래 Cross되는 Cell의 Rule값을 적용 받는다는 뜻이다.

   즉, Connector와 IC는 Side to Side : 3mm 간격을 띄어야 하고

                               End to End : 2mm 간격을 띄어야 하고

                               Side to End : 3mm 간격을 띄어야 하고

                               End to Side : 5mm 간격을 띄어야 한다는 것이다.

 

9. 해당 Cell눌러서 편집이 가능하다.

    예를들어 IC간의 간격은 10mm이상 떨어뜨려야 한다 할때 아래처럼 수정한다.

10. 지정한 Rule을 적용

    아래와 같이 클릭하여 내가 만든 MYRULE을 적용시킨다. Top면에만 적용할 경우 아래와 같이 한다.

11. 내가 설정한 Rule 사용하기

12. DRC체크 결과

 

 

아래 영문 영상자료를 참고했다.

https://www.youtube.com/watch?v=3jlVzJ2NQP8

 

 

Allegro PCB 라이센스를 사용하면 DFA SpreadSheet를 사용하여 매우 간단하게 할 수 있다. (아래 참고)

https://ansan-survivor.tistory.com/765

 

[PCB Editor] OrCAD PCB/Allegro PCB DFA Constraints Spreadsheet 사용하기

1. DFA Constraints Spreadsheet 창 열기 Setup - Constraints - DFA Constraints Spreadsheet 2. DFA spreadsheet 만들기 2-1. DRC모드 활성화 (그래야만 체크 한다) / 단위 설정 2-2. Show symbol classificat..

ansan-survivor.tistory.com

 

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