모든 PCB는 잠재적으로 EMI로부터 간섭을 받고 있거나 EMI를 발생시키는 원인 제공을 할 수 있다. 따라서 PCB Layout설계자는 아래 몇가지 사항을 고려해야 한다.
고주파가 흐르는 Trace와 저주파가흐르는 (또는 Analog) Trace사이의 간격을 크게 하여야 한다.
고속신호선의 Return Path를 최소화 하고, 고속신호선이 Reference Plane이 끊어진 부분을 지나가지 않도록 보장해야 한다. Current Loop가 작을 수록 EMI방출의 강도를 감소 시킨다.
High-speed differential signals should be routed beside each other and be equal in length, otherwise, it would negate the noise-suppression nature of differential pairs.
고속 차동신호선(High-speed differential signals)은 서로 나란히 배선되며 길이가 동일해야 한다. 그렇지 않으면 차동 잡음(noise-suppression) 억제효과가 무효화 된다.
고속 신호가 흐르는 Trace에서는 Via가 EMI방출을 할 수 있으므로 Via사용을 피해야 한다.
오른쪽을 보면 해당 단축키도 제공한다. 예를들어 일반 wire배치는 w, 저항배치는 r, 캐패시터 배치는 c 이다.
반응형
아무값을 넣어서 decap을 시뮬레이션 해보았다.
그리고 transient를 흉내내기 위해 인위적인 스위치를 계속 열고 닫아 전자의 흐름을 시뮬레이션 해보았다.
출처: https://electronics.stackexchange.com/questions/370320/how-to-place-decoupling-capacitors-on-a-four-layer-board-for-through-hole-componTransient가 되면 순간적으로 전류공급이 중단된다. (cap없을 때)Transient상태에도 전류 공급이 중단되지 않고 임시적으로 흐르게 된다. (cap이 병렬로 있을 때)
전선 간 인가하는 전압이 상승하다 전선 표면의 전위경도(Potential Gredient)가 위에 나온 공기의 절연내력(Dielectric Strength)을 넘어서는 순간, 전선 표면에 낮은 소리와 옅은 빛을 수반한 방전이 일어남.
- 코로나 방전으로 인한 문제 -
"코로나 손실"
코로나 방전으로 인해 발생하는 전력 손실로 전체적인 발전소 및 변전소의 효율을 감소 "코로나 잡음"
과도적(Transient)으로 발생하는 코로나 펄스(pulse)는 송전선로 근방에 있는 라디오/TV의 수신,반송 계전기,반송 통신 설비에 잡음을 유발
"코로나 장해"
코로나에 의한 고조파(Harmonic wave) 전류 중 제3고조파 성분은 중성점(Neutral Point) 전류로서 중성점 직접 접지 방식이 대부분인 우리나라 송전 선로 부근 통신선에 유도 장해(obstacle)를 일으킴
"전선의 부식 촉진"
코로나 방전이 화학작용이기 때문에 전선 지지점 등에서 전선의 부식을 발생
코로나 방전의 개념을 이해하려면 공기의 '절연내력'(air dielectric strength)도 알아야 합니다.절연내력이란 절연체에 어느 정도의 전압이 가해질 때 절연이 파괴되는지를 구한 한계값을 말합니다. 이 공식에 따라 공기의 절연내력을 계산해 보면 직류 전압이 인가될 땐 약30[kV/cm], 교류전압이 인가될 땐 약21[kV/cm]로 나타나는데요. 전선 간 인가하는 전압이 상승하다 전선 표면의 전위경도(Potential Gredient)가 위에 나온 공기의 절연내력(Dielectric Strength)을 넘어서는 순간,전선 표면에 낮은 소리와 옅은 빛을 수반한 방전이 일어나는 게 코로나 방전입니다.즉, 국부적으로 공기의 절연이 파괴되며 나타나는 방전현상이라 할 수 있습니다.
The purpose of the DRC is to cross check thePCB layoutdesign against the capabilities/constraints ofPCB fabricationshop. These constraints are communicated in terms of maximum tolerances to the PCB layout design engineer and the design engineer simply input these values to the DRC checker and Run DRC. As a result, any discrepancy is identified and rectified. The common constraints that DRC run can check are trace width, hole to trace clearance, overlaps, drill size, keep out, angle, blind via ratio and many others.
PCB제조업체의 허용치(제작 가능한가?)에 대한 Rule. 제조업체는 설계자에게 Rule을 전달하고, 설계자는 해당 Rule에 맞춰 설계를 진행해야 함. 모든 DRC조건이 만족할 때 비로소 설계데이터가 제조 가능. 일반적인 DRC 검사는 Trace 폭, 간격, 겹침, 드릴홀 크기, Keep out(이격거리), 각도, blind via 비율 등
Design For Manufacturing (DFM):
On the other hand, Design for Manufacturing (DFM) is a tool that can cover the grey areas that are left (remain unidentified) by DRC. This DFM (unlike DRC which is not an Ad-on but an integrated tool of CAD software) is an Ad-on provided for additional cost as an extra service by PCB fabricators to the customer. This can ultimately raise thecost of PCBbecause of DFM dedicated software is expensive and require manpower training. The DFM check will result in more qualified, reliable and high yield end product PCB.
DFM은 제조적인 관점에서 DRC체크로도 식별할 수 없는 영역을 탐지. 보통 add-on 툴로써 설계툴의 옵션으로 붙음.
일반적인 PCB설계보다 더 복잡한 정밀한 PCB설계를 위해 PCB제조업체가 추가적으로주는 디테일한 Rule.
1. Starved thermal pads
It is commonly observed that when reworking on a PCB during de-soldering the component from PCB, it takes lot of time, heat and effort. This is because the copper is a good conductor of heat. So when applying heat from soldering iron, the heat is wasted through the copper pour into the copper plane because the pad is completely surrounded by copper. So the component pad does not get enough heat to melt the solder and remove theelectronic component.
This issue is resolved by soldering the component on thermal pad. Thermal pad can have 2 or 4 thermal relief traces that connect the pad to the copper pour to copper plane. The air gap reduces the contact area so heat is not dissipated/wasted.
Now the design issue occurs when the thermal relief traces is not properly connected to copper pour or plane. The reason is the close proximity of multiple vias / pads or small spacing in between vias / pads. These small space may be cleared by DRC checker, but in actual the thermal relief traces will disturb the effected via and can displace vias from its copper pour.
납땜할 때 납의 녹는점을 유지하기 위한 온도가 중요, thermal relief 를 통해 열이 방출되는 시간을 조절할 수 있다. thermal relief trace가 얇으면 높은 온도가 오래 유지될 수 있고, 두껍다면 금방 열이 plane으로 방출되어 녹는점의 온도를 오래 유지하기 힘들다. 따라서 납땜이 잘되기 위한 적당한 두께를 지니도록 한다.
보통의 thermal pad는 airgap(흰색)을 두고 해당 pad와 copper plane간의 이격거리를 두어 급격한 열의 발산이 일어나지 않도록 도와준다.
2. Acid Traps Acute Angle
During the PCB design process, the design engineer can unknowingly makes a mistake. This mistake is that the two traces meet/cross each other at “acute angles” i.e less than 90 . As a result, the corners are made in the trace crossing point that can “trap” acid inside it. The acid referred here is the PCB etching solution used to etch away unwanted/excess copper from the PCB and only useful copper is left for making tracks/traces. This acid / etching solution is commonly available Ferric Chloride or Hydrochloric Acid.
The “acid trap hole” is another similar thing that arises due to very less gap between the trace and via. This will cause the space or pockets to form and retain the acid inside.
These acid if trapped for long time, can eat away copper trace and hence creates open circuit that can render the PCB board defective. The possibility of acid traps inmultilayer PCBis very high. Recent advancement in etching method (photo activated etching solution) of PCB has made this issue trivial but still best practice must be ensure to avoid acute angle traces.
In some cases, like SOIC-08 IC package, the pad pitch is 5 mil and let’s suppose the fabrication min spec is 10mil so it can short copper pour and pad as shown in the figure. In this figure the upper pour diagram shows the copper pour has width 0.005 inch while lower pour is 0.016 inch. And you can see that the lower pour is not present between the pads of SOIC. In Eagle Software this can be done by changing the copper pour width. This is the good practice as shown in lower pour and upper pour shown is a mistake that a PCB designer can make
If this mistake is made, this can result in breakage of this very thin 5 mil trace in little pieces which can float in other components of PCB to create short circuit.
Pad의 Pitch(pad간 중심거리)가 5mil이고 제조업체의 사양이 10mil일 때, 위 그림의 윗부분의 pad사이에 있는 Copper pour에는 단락이 일어날 것이다. 이러한 실수가 발생하면 얇은 5mil 파편이 돌아다니면서 문제를 일으킬 수 있다.
즉, 제조업체의 최소 제작 사양을 확인하고 제작
4. Inadequate annular ring size
Thelayers of PCBare interconnected by means of vias. The vias are made by drilling the holes on both sides and then plating the walls of holes thus interconnecting the inner layers and two external layers (sides) of PCB.
Now if the pad size is very small then the holes bored will take the large space on pad leaving very narrow or inadequate ring size. This is called annular ring. This insufficient annular ring is caused by inaccuracy in drill bit position and inaccuracy in hitting the target to drill holes .
Pad의 크기가 매우작은 경우 drill hole이 차지하는 사이즈가 크게될 것인데, 이는 pad의 두께가 얇게 되어 올바른 Land Ring을 형성하기 힘듦. 그렇게 되면 Drill bit가 Hole을 뚦을때 살짝만 어긋나도 위와 같이 치우처진 via가 생성될 수 있음 (부적합한 갈고리 모양 via = annular ring)
적절한 Pad크기와 Hole의 크기를 지정해야 함)
5. Via in Pads
Sometimes it is important for PCB designer to place a via in Pad of a component. This is done for sake of compact PCB routing. In traditional routing, DRC error can raise due to drill size and trace width etc. So for small pitch components like sub 0.5mm it is inevitable to use a via in Pad as shown in figure.
However the drawback of this is that this via will work as a straw that will suck the solder away from the pad and will cause the inadequate soldering of component upon the pad. The solution to this problem is to use “Capped Via” as shown in this figure. Filling the conductive epoxy is also good.
전통적인 via생성 방식은 pad로 부터 튀어나와 via를 만들지만, 요즘처럼 부품의 크기가 작아져 pitch가 작아지는 경우에는 via를 pad위에 뚫는게 필수가 되고 있다. (위 그림처럼 "via in pad")
그러나 저런 경우 부품 납땜시 via hole을 통해 납을 흡수해버려 납땜이 잘 안된다. 그래서 저런 부분에는 Conductive epoxy소재로 가득채워 "Capped and Plated Via"를 만들어 사용한다.
6. Copper Layer near the board edge
The copper can be brought just close to the edge of PCB board because the design engineer does not include the “keep out layer” or “outline layer” in theGerber Files. This keep out layer is very important because if it is not included then the copper can be exposed to air and can cause trouble when boards are panelized resulting in short circuiting the copper layers. This feature can be easily caught in both DRC and DFM.
설계 엔지니어가 설계시 Board에 끝부분(outline)으로부터 이격거리(Keep out layer)를 설정하지 않는다면 Copper plane은 보드의 맨 끝부분(edge)까지 채워져 있을 것이다. 그런데 나중에 Panlize(여러 PCB보드를 자르는 것)을 하게되면 해당 Copper plane이 공기에 노출되는 문제가 있고, 또 Panlizing 과정중에 Short가 발생할 수도 있다.
따라서 설계시 Keep out layer 를 잘 지정하자 (DRC나 DFM 기능을 적절히 활용)
7. Missing solder mask between pads
Solder mask is also called solder resist. It is used to protect the solder away from the copper track that you do not want to solder. For example in very small pitch components likeQFN package0.4mm pitch it is nearly impossible to apply solder mask in this tight space so it is common that you will not find solder mask because of standard DRC rules. This will result in a problem ofsolder bridgeas shown in figure.
납의 흐름을 방지시켜주는 soldermask(=solder resist)를 잘 적용해야 한다. QFN 패키지 같은 매우적은 pin간의 pitch(0.4mm)지닌 pad사이에서 솔더마스크가 없다면 Solder-Bridge(위 사진처럼 납땜하다 서로 연결되는)가 발생할 수 있다. 이점을 주의 한다.
8. Tombstoning
During the PCB assembly, when the small SMT passive components being soldered, the Tombstoning is caused by the improper wetting. When the solder paste starts to melt, an imbalanced torque at the ends of the component terminals causes the component to lift from one end. The component will be lifted from the end where the paste is wet. This Tombstoning can damage the PCB yields and raise cost of production. Other factors that cause Tombstoning are
An acid trap is simply any sharp corner in your trace pattern that could trap the harsh chemical etchants used to strip excess copper from a board during manufacture. When etching solution pools in a corner, there’s a risk of it tunneling through the etchant resist and corroding your traces and creating a faulty connection or open circuit.
acid trap을 요약하면 아래와 같이 분기하는 부분에 날카롭게 파인 코너 부에 etching(에칭) 가공시, 의도하지 않게 설계와 다르게 가공될 수 있다. (과도하게 Trace가 산화 되는 문제 등) 이러한 문제는 회로를 Open(단선) 또는 Short(단락, 합선)을 일으킬 수 있음.
즉 이 문제를 줄이기 위해서는 부드럽게 연결되지 않은 홈 부분의 이음세를 부드럽게 해주어야 한다.
During the PCB design process, the design engineer can unknowingly makes a mistake. This mistake is that the two traces meet/cross each other at “acute angles” i.e less than 90º . As a result, the corners are made in the trace crossing point that can “trap” acid inside it. The acid referred here is the PCB etching solution used to etch away unwanted/excess copper from the PCB and only useful copper is left for making tracks/traces. This acid / etching solution is commonly available Ferric Chloride or Hydrochloric Acid.
The “acid trap hole” is another similar thing that arises due to very less gap between the trace and via. This will cause the space or pockets to form and retain the acid inside.
These acid if trapped for long time, can eat away copper trace and hence creates open circuit that can render the PCB board defective. The possibility of acid traps inmultilayer PCBis very high. Recent advancement in etching method (photo activated etching solution) of PCB has made this issue trivial but still best practice must be ensure to avoid acute angle traces.
(간단 요약)
두 Trace가 "acute angle", 즉 90º 미만에서 서로 만나거나 교차할 때, Etching 작업 시, 모서리 사이에 좀 과한 산 용액이 남게 되어 과하게 부식이 될 수 있다. (주로 사용되는 etching 성분은 염화철 또는 염산)
"Acid trap hole"은 trace와 via 사이의 간격이 매우 적을때 발생. 이 hole로 인해 산 용액이 해당 자리에 머물며 부식 시킴. 이는 Trace를 부식시켜 Open(단선) 시킬 수 있음
GDSII stream 형식(약어GDSII)은집적 회로(integrate circuit)또는 IC-layout artwork의 데이터 교환을위한 산업 표준데이터베이스파일 형식입니다.Binary file으로 기하학적 평면 도형(planar geometric shapes), 텍스트 레이블(text label), 계층적 형태(hierarchical form)의 레이아웃에 대한 다양한 정보를 표현하는 형식입니다.
데이터를 사용하여 다른사람과 layout을 공유한다던지, 서로 다른 tool간의 artwork데이터를 보내거나, 또는 photo mask 생성시 사용할 artwork의 전체 또는 일부를 재구성(reconstruct) 할 수 있습니다.
아래 그림은 유전체(Dielectic)을 제외한 3개의 금속층(Conductor layer)를 그래픽적으로 표현 렌더링 서로 다른 색상은 서로 다른 물질이다.
출처: https://en.wikipedia.org/wiki/GDSII
요약,
원래는 photomask plotting을 위한 stream 포맷으로 만들어짐
서로다른 설계툴간 IC-layout 데이터 전송에서 산업 전반에서 공용 stream 포맷으로 사용
GDSII 파일은 보통 IC design 사이클의 최종단계에서 쓰임, IC제조를 위해 파운더리에 넘길 때 사용
GDSII 파일은 "layer number", "data type", "text type" 뿐만아니라 "layers of material"까지 묶어 표현하기 위한 수치(numeric)정보
일반적으로 PCB설계 툴로 익히 알려져 있는 Altium, PADS, OrCAD 모두 이 컨소시엄에 포함된다. 뿐만아니라 기계설계 툴 회사인 AutoCAD 등, 전기 제품 생산업체, 네트워크 장비 생산 업체 등 많은 기업들이 표준화 된 데이터를 기반으로 생산성 향상을 위해 IPC-2581에서 표준으로 함께 사용할 양식에 대해 약속을 했다.
